1. 毕业设计（论文）主要内容：
了解乘法器的设计过程，对乘法器运算过程中的部分积的产生、部分积的压缩和最终积的产生三个关键模块进行优化设计，重点掌握Booth编码算法，Wallace压缩树以及超前进位加法器。使用Verilog HDL语言对1616位乘法器进行描述并在ModelSim平台上进行仿真验证。
2. 毕业设计（论文）主要任务及要求
1）学习掌握乘法器的设计思路；
2）针对乘法器设计过程中的各个环节进行适当的优化；
3）掌握Verilog HDL语言
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3. 毕业设计（论文）完成任务的计划与安排
第1-2周：查找资料，了解设计任务；
第3周：根据毕业设计内容查找相关资料；
第4周：完成开题报告；
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4. 主要参考文献
[1]林钰凯. 高性能并行乘法器关键技术研究[D]. 西安：西安电子科技大学, 2010.
[2]应征, 吴金. 高速乘法器的性能比较[J]. 电子器件, 2003, 26(1): 42-45.
[3]孙振玮. 基于优化 Booth 算法实现的可配置 18 位乘法器硬核设计与验证[D]. 西安：西安电子科技大学, 2011..
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