1. 1. 毕业设计（论文）的内容、要求、设计方案、规划等
全数字锁相环ADPLL ( All Digital Phase2Locked Loop) 采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路,使输出信号在频率和相位上与输入信号同步,即系统进入锁定状态或同步状态后,振荡器的输出信号与系统输入信号之间相差为零,或者保持为常数。由于全数字锁相环避免了模拟电路存在的温度漂移和易受电压变化影响等缺点,从而具备可靠性高、工作稳定、调节方便等优点。全数字锁相环的环路带宽和中心频率编程可调,易于构建高阶锁相环,并且应用在数字系统中时,不需A/ D 及D/ A 转换。 数字锁相环已经在数字通讯、无线电电子学及电力系统自动化等领域得到了广泛应用。随着集成电路技术的进一步发展,不仅能够支撑频率较高的单片集成锁相环路,而且可以把全数字锁相环路作为一个功能模块嵌入SOC ,构成片内锁相环。这种方法实现的数字锁相环不仅工作频率高,体积小,抗外部干扰能力强,而且易于修改、调试程序而无需重新设计硬件,极大的缩短系统设计周期。
2. 参考文献（不低于12篇）
1、 汪诚 一种高速输出低抖动的全数字锁相环 微电子学与计算机2008/12
2、 张东升 基于Lyapunov函数的全数字锁相环的优化设计 电工技术学报 2008/11
3、 王文理 基于FPGA的全数字锁相环的设计 电子设计工程 2009/01
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